CMOS Logic Gate — NAND·NOR부터 조합논리까지
트랜지스터 연결이 진리표가 되는 과정과 부하·지연·전력의 절충을 이해합니다.
3줄 요약
- 트랜지스터 연결이 진리표가 되는 과정과 부하·지연·전력의 절충을 이해합니다.
- 측정 조건을 맞추고 관찰·가설·원인 검증을 구분합니다.
- 질문과 가상 상황은 교육용이며 실제 기업 데이터나 기출이 아닙니다.
이 페이지 목차
스위치 연결에서 논리로진리표가 같아도 속도는 다릅니다엔지니어의 판단 연습교육용 예상 면접 질문선수 학습과 다음 공부공개 참고 자료스위치 연결에서 논리로
인버터를 먼저 읽으세요. 정적 상보 CMOS에서 Pull-up Network(PUN)는 출력을 VDD에, Pull-down Network(PDN)는 GND에 연결합니다. 정상 논리 입력에서 두 망은 상보적으로 동작합니다. 전환 중 동시 도통·누설까지 사라진다는 뜻은 아닙니다.
2입력 NAND는 NMOS 두 개가 직렬, PMOS 두 개가 병렬입니다. A=B=1일 때만 두 NMOS가 모두 켜져 출력이 내려갑니다. 2입력 NOR는 NMOS 병렬, PMOS 직렬입니다. A 또는 B가 1이면 출력이 내려가며 둘 다 0일 때만 올라갑니다. PMOS는 소스와 게이트의 전압 차로 켜지며, 여기서는 VDD에 연결된 정적 CMOS 구조를 설명합니다.
| A | B | NAND 출력 | NOR 출력 |
|---|---|---|---|
| 0 | 0 | 1 | 1 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 |
조합논리는 현재 입력의 함수로 출력을 결정합니다. 예를 들어 NAND 출력에 인버터를 연결하면 AND가 됩니다. 저장 소자가 있는 순차논리와 다르며, 조합논리라도 실제 지연 차이로 짧은 Glitch가 생길 수 있습니다.
진리표가 같아도 속도는 다릅니다
Propagation Delay는 입력 기준 전압 통과부터 출력 기준 통과까지의 시간입니다. Rise/Fall Time은 출력 자체의 전이 시간입니다. Fan-out은 구동하는 입력 수를 가리키며, 실제 부하는 각 입력·배선의 합산 용량으로 봅니다. 근사적으로 지연 ≈ R_eff × C_load지만 직렬 소자의 내부 노드·입력 순서도 영향을 줍니다. 셀을 키우면 구동 저항을 줄일 수 있어도 앞단 부하·면적·전력이 늘어납니다.
엔지니어의 판단 연습
교육용 가상 상황: NAND 출력이 연결 수를 늘린 뒤 늦어졌습니다. 회로설계자는 동일 PVT와 입력 전이에서 부하·배선 기생값·상승/하강 지연을 비교합니다. 소자 담당자는 모델의 구동 전류와 공정 편차를 확인합니다. 부하만 바꾼 시뮬레이션으로 가설을 분리하고 버퍼 추가 뒤 전체 경로의 전력·타이밍을 다시 검증합니다. 진리표 합격만으로 타이밍 검증을 대신할 수 없습니다.
교육용 예상 면접 질문
NAND와 NOR의 CMOS 연결은 어떻게 다른가요?
핵심: NAND는 NMOS 직렬·PMOS 병렬, NOR는 그 반대입니다. 꼬리질문: 직렬 소자 수가 증가하면 지연과 셀 크기는 어떻게 달라질까요? 인버터와 부하부터 복습하세요.
Fan-out이 같으면 지연도 같나요?
핵심: 입력 용량·배선·입력 전이·PVT가 달라질 수 있습니다. 꼬리질문: 버퍼를 추가한 뒤 어느 경로를 재검증하겠습니까? Timing 기초와 연결합니다.
선수 학습과 다음 공부
CMOS와 Inverter: 스위치 두 개로 논리 뒤집기 · SRAM Cell과 Sense Amplifier — 작은 전압 차이를 읽는 원리 · Timing 기초: Setup·Hold와 시간 여유
공개 참고 자료
개념 확인: 2026-10-18. 아래 자료는 공개 원리의 근거이며, 본문의 가상 관찰·판단 연습·예상 질문은 FlashMemory 자체 작성입니다. 현장 설정값이나 기업의 비공개 데이터를 사용하지 않았습니다.
- Harvey Mudd College · CMOS VLSI Lecture 1: 상보 CMOS와 NAND/NOR 구성.
- HMC · Lecture 6 Logical Effort: 게이트·부하와 지연을 확장 학습하는 강의 목록.
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