SRAM Cell과 Sense Amplifier — 작은 전압 차이를 읽는 원리

6T 셀의 읽기 안정성과 쓰기 용이성을 비트라인 감지·PVT 검증에 연결합니다.

심화 · 실무 연결 · 업데이트 2026-10-18

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여섯 트랜지스터가 상태를 유지하는 방법

대표적인 6T SRAM은 서로 되먹임하는 인버터 두 개(4T)와 접근 NMOS 두 개(2T)입니다. Q와 Q̅가 반대 상태로 안정되며 전원이 유지되는 동안 정보를 저장합니다. Word Line(WL)이 접근 소자를 제어하고 Bit Line(BL/BLB)이 데이터를 전달합니다. 모든 SRAM이 6T인 것은 아닙니다.

읽기와 쓰기의 서로 다른 요구

전형적인 차동 읽기는 두 비트라인을 먼저 충전하고 WL을 활성화합니다. 0을 저장한 쪽의 경로로 한 비트라인이 일부 방전되면서 작은 차이가 생깁니다. Sense Amplifier가 이 차이를 증폭합니다. 너무 일찍 켜면 차이가 오프셋·잡음에 비해 부족할 수 있고, 너무 늦으면 읽기 시간이 길어집니다.

읽는 동안 0 노드도 접근 소자를 통해 약간 올라갈 수 있습니다. 셀이 뒤집히지 않는 Read Stability가 필요합니다. 쓰기는 비트라인에 서로 반대 값을 인가해 기존 되먹임 상태를 바꿉니다. 접근 소자를 강하게 하면 쓰기에는 유리할 수 있지만 읽기 교란과의 절충이 생깁니다. 비율 하나가 모든 공정의 정답은 아닙니다.

두 메모리의 감지 회로가 항상 동일하다는 뜻은 아닙니다. DRAM 원리는 기존 설명을 따릅니다.

저전압에서 오류가 증가했다면

가상 상황입니다. 회로설계·소자·PE는 읽기 실패와 쓰기 실패를 분리하고 PVT·셀 편차·WL 시점·BL 차동 전압·감지 오프셋을 봅니다. Read Margin은 목적별 정의가 필요합니다. 정적 Noise Margin과 동적 읽기 성공 조건은 같은 지표가 아닙니다. 읽기 중 내부 노드 안정성 시뮬레이션과 감지 시점 변경 실험을 분리해 검증합니다. 낮은 전압의 오류만으로 셀 구조 결함을 확정하지 않습니다.

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공개 참고 자료

개념 확인: 2026-10-18. 아래 자료는 공개 원리의 근거이며, 본문의 가상 관찰·판단 연습·예상 질문은 FlashMemory 자체 작성입니다. 현장 설정값이나 기업의 비공개 데이터를 사용하지 않았습니다.

• HMC · Lecture 19 SRAM: 6T, 읽기 교란, 쓰기와 감지 원리.
• Micron · DRAM/NAND FAQs: 메모리 종류별 동작 비교를 위한 추가 자료.