Timing 기초: Setup·Hold와 시간 여유

데이터가 너무 늦거나 너무 빨리 도착하는 문제를 구분하고 Slack을 계산합니다.

기초 · 직무 연결 · 업데이트 2026-10-18

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쉬운 설명

플립플롭은 정해진 Clock 에지에서 데이터를 받아 저장합니다. 사진을 찍는 순간 앞뒤로 피사체가 잠깐 멈춰 있어야 선명하듯, 데이터에도 안정돼 있어야 하는 시간 구간이 있습니다. 실제 회로는 아날로그 동작이므로 이 비유가 모든 파형을 설명하지는 않습니다.

핵심 원리

• Setup Time: 수신 Clock 에지 이전에 데이터가 안정돼 있어야 하는 시간입니다.
• Hold Time: 그 에지 이후에도 기존 데이터가 유지돼야 하는 시간입니다.
• Clock Period: 연속된 같은 종류의 Clock 에지 간격입니다.
• Slack: 요구 시간과 실제 도착 시간의 차이로 표현하는 여유입니다. 음수면 해당 제약을 위반합니다.

동일 Clock의 상승 에지 플립플롭 간 단일 주기 경로에서 Clock skew와 uncertainty를 생략하면 Setup은 Tclk ≥ tCQ,max + tData,max + tSetup, Hold는 tCQ,min + tData,min ≥ tHold로 이해할 수 있습니다. tCQ는 송신 플립플롭의 Clock→출력 지연입니다. 실제 분석에는 송수신 Clock 경로, jitter·uncertainty, PVT와 예외 제약이 포함됩니다. Hold 값이 항상 양수라고 가정하지도 않습니다.

Setup은 다음 수신 에지까지 늦지 않게, Hold는 현재 에지 주변에서 너무 빨리 바뀌지 않게 하는 검사입니다. 위 예에서 주기를 늘리면 Setup은 완화되지만 같은 에지 관계의 Hold 문제는 해결되지 않습니다. 주파수 변경으로 모든 Timing Fail을 해결할 수 없습니다.

실제 업무: Timing Report 읽는 순서

시작점·끝점·Clock 관계 → 제약의 정확성 → 최대/최소 경로 → 셀/배선 지연 → Slack 순서로 확인합니다. 제약하지 않은 경로를 통과로 해석하면 안 됩니다. 기능 시뮬레이션 정상도 Timing 보증과 다릅니다. Clock domain을 건너는 신호는 CDC·동기화 설계가 필요하며 일반 동기 경로의 식만 적용하지 않습니다.

회사별로 논리 설계·물리 설계·Timing 검증의 담당 범위가 다릅니다. 설계의 Timing 분석과 PE의 실물 제품 Timing Test는 모델·대상이 다르며 결과를 대조해 협업합니다.

문제 사례: 고온·저전압에서만 Fail

가상 관찰입니다. 특정 조건에서 Setup Slack이 +0.08 ns에서 −0.03 ns로 바뀌었다면 라이브러리 코너·전원·온도·배선 모델·검사 조건을 맞춥니다. 경로 지연 증가라는 가설과 Clock 제약 오류라는 가설을 나눠 봅니다. 임계 경로 최적화 후 Setup뿐 아니라 Hold·면적·전력을 재검증합니다. Test의 Timing Fail은 접촉·전원·신호 품질 영향도 있어 곧바로 설계 위반으로 확정하지 않습니다.

면접 질문 · 교육용 예상

• Setup과 Hold Fail의 수정 방향이 왜 다른가요? → 최대 지연과 최소 지연, 에지 관계를 설명합니다.
• Slack이 양수면 제품이 무조건 정상인가요? → 분석한 모델·제약·코너 안에서의 결과임을 설명합니다.

관련 학습 링크

CMOS와 Inverter → Memory Interface · 회로설계

참고 출처

• Intel Timing Analyzer: Clock Analysis Equations: Setup·Hold 분석 원리 참고. FPGA 도구 예시이며 특정 ASIC 절차를 뜻하지 않습니다.
• Intel Timing Analyzer Resource Center

수치와 질문은 교육용 자체 작성이며 확인된 기출이 아닙니다.

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