CMOS와 Inverter: 스위치 두 개로 논리 뒤집기

NMOS·PMOS의 상보 동작을 파형·부하·전력과 연결합니다.

기초 · 직무 연결 · 업데이트 2026-10-18

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쉬운 설명

인버터는 입력이 0이면 1을, 1이면 0을 내보내는 회로입니다. CMOS는 NMOS와 PMOS를 함께 사용하는 방식입니다. 대표적인 CMOS 인버터에서는 PMOS가 출력과 전원 VDD 사이, NMOS가 출력과 GND 사이에 있습니다. 두 게이트를 입력에, 두 드레인을 출력에 연결합니다.

핵심 원리: 정지 상태와 전환 구간

PMOS의 켜짐은 게이트가 소스보다 충분히 낮은 전압일 때로 이해해야 합니다. 단순히 모든 PMOS가 입력 0에서 켜진다고 일반화하지 않습니다. 위 표는 소스가 VDD에 연결된 인버터의 정상 논리 입력에 해당합니다.

출력에는 배선과 다음 게이트의 입력 용량이 있습니다. 입력이 바뀌어도 출력은 즉시 변하지 않습니다. 부하 용량이 커지거나 구동 전류가 작아지면 충전·방전 시간이 길어집니다. 상승·하강 시간과 전파 지연은 구분해 측정합니다. 전압 전달 곡선에서 입력·출력 논리 경계와 잡음 여유도 확인합니다.

전력이 0이라고 말할 수 없는 이유

정상 정지 상태에는 이상적인 전원→접지 직류 경로가 끊어지지만 실제로 누설 전류가 남습니다. 전환할 때에는 부하 충전과 순간적인 동시 도통으로 전력이 듭니다. 부하 충방전 성분의 근사식은 P = α × C × VDD² × f입니다. 여기서 α는 한 주기당 평균 0→1 충전 횟수, C는 유효 부하 용량입니다. 내부 용량·단락 전류·누설은 별도 고려하며 이 식 하나로 전체 칩 전력을 예측하지 않습니다.

가상 예로 α=0.1, C=10 fF, VDD=1 V, f=1 GHz라면 부하 성분은 1 µW입니다. 주파수를 절반으로 낮추면 이 성분은 절반이지만 누설까지 절반이 되는 것은 아닙니다.

실제 업무에서 보는 데이터

회로설계자는 입력/출력 파형, 상승·하강 지연, 전원 전류, 전달 특성과 부하를 비교합니다. 공정·전압·온도(PVT) 조건별 시뮬레이션으로 속도·전력·잡음 여유를 확인합니다. 셀 크기를 키우면 구동력이 좋아질 수 있지만 앞단의 입력 부하와 면적·전력도 증가합니다. 회사에 따라 셀 설계·논리 설계·검증 업무는 나뉩니다.

문제 사례: 다음 단을 늘리자 출력이 느려졌다

가상 관찰로 동일 입력에서 출력 지연이 40 ps에서 70 ps로 증가했다고 합시다. 먼저 파형 측정 기준과 PVT를 맞추고 연결된 게이트 수·배선 용량·입력 전이 시간을 비교합니다. 부하만 바꾼 시뮬레이션으로 예측이 재현되는지 확인합니다. 원인을 확인한 뒤 버퍼·구동 크기·배선을 조정하고 전력과 앞단 지연까지 재검증합니다. 수치는 설계 규격이 아닙니다.

면접 질문 · 교육용 예상

• CMOS 인버터는 왜 정지 상태에도 전력을 쓰나요? → 누설과 출력 전환 전력을 구분합니다.
• 구동 트랜지스터를 크게 하면 항상 빨라지나요? → 부하·배선·앞단 영향과 전력을 함께 봅니다.

관련 학습 링크

MOSFET → Timing 기초 → 회로설계 로드맵

참고 출처

• Texas Instruments, CMOS Power Consumption: 전력 성분과 CMOS 동작 참고. 수치 예제·문제·질문은 자체 작성이며 실제 기출이 아닙니다.