DRAM Read·Sense Amplifier 실습 — 전하 공유, 읽기 여유, Restore

1T1C DRAM의 사전충전·Word Line·Bit Line 전하 공유·Sense Amplifier·Restore·Precharge를 단계별로 살펴보고 가상 신호 여유를 계산합니다.

심화 · 메모리 회로·동작 실습 · 업데이트 2026-10-19

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DRAM 셀과 읽기 회로를 분리해 생각하기

기존 DRAM 기초는 1T1C 저장 원리와 Word Line(WL), Bit Line(BL)의 역할을 소개합니다. 이번에는 같은 DRAM Read가 실제로 어떤 순서로 작은 신호를 만들고 증폭·복원하는지를 실습합니다.

위 흐름은 대표적 DRAM 동작 원리의 교육용 단순화입니다. Sense, Cell Restore, Column READ는 일부 시간이 겹칩니다. 표의 숫자를 물리적 회로 단계의 엄격한 완료 순서로 해석하면 안 됩니다. 일반적인 SDRAM 인터페이스에서 ACT→READ 최소 간격에 관련된 tRCD와 ACT→PRECHARGE 최소 활성 시간 tRAS, PRECHARGE 시간 tRP의 목적은 구분되며, 수치는 DRAM 세대·제품 사양에 따라 다릅니다. 여기에는 실제 JEDEC Timing 값이나 회로 설계를 제공하지 않습니다.

왜 작은 전압 차이만 생길까요?

이상적인 단순 모델에서는 먼저 BL을 Vpre로 준비하고 셀 커패시터의 초기 전압 Vcell을 연결했을 때 전하 보존으로 다음과 같이 계산합니다.

Vshared = (Ccell × Vcell + CBL × Vpre)/(Ccell + CBL)

따라서 이상적인 초기 신호는 ΔV = Vshared − Vpre입니다. 이 ΔV는 셀이 연결된 BL 한쪽이 기준 전압에서 벗어난 양입니다. 대표적인 DRAM에서는 미리 Equalize된 상보 BL/BLB(또는 참조 경로) 사이의 작은 차이를 차동 Sense Amplifier가 검출합니다. 이 식만으로 두 BL의 실제 기생용량·참조 변화·센싱 임계값을 계산할 수는 없습니다.

실제 DRAM에서는 기생 성분·전하 주입·WL/BL 결합·센스앰프 입력 특성·온도·전압·Read/Restore Timing이 달라 단순 모델이 곧 실제 제품의 Margin을 의미하지 않습니다.

가상 DRAM Read 데이터 내려받기

• 8개 합성 Cell·BL 조합 CSV
• Python 3 분석 코드

두 파일을 같은 폴더에 저장하고 python3 analyze.py를 실행하면 됩니다. 외부 패키지·실제 제조 데이터 업로드가 필요하지 않습니다.

이 CSV는 교육용 임의 숫자로, Vpre=0.5V, 셀 초기 전압 0/1V, Ccell=20 또는 30 fF, CBL=300 또는 600 fF의 조합입니다. 이 숫자는 특정 상용 DRAM 설계·공정·Spec이나 안전 운전 전압이 아닙니다.

가상 실습: 전하 공유 후 전압을 계산해 보세요

직접 계산 질문

1. 동일한 Ccell에서 CBL이 커지면 |ΔV|는 커질까요, 작아질까요?
2. Ccell=20 fF, CBL=300 fF인 가상 셀의 |ΔV|는 얼마일까요?
3. 이번 가상 시료에서 |ΔV| ≥ 30 mV를 임의의 학습용 비교선으로 정하면 8가지 중 몇 개가 통과할까요?
4. 이 비교선의 결과를 실제 Sense Amplifier의 합격·고장률 또는 Timing Spec으로 부를 수 있을까요?

Read Margin을 실제 평가하려면

• 신호 크기: 전하 공유 후 ΔV와 내부 신호 경로의 실제 조건.
• 증폭기 특성: Sense Amplifier의 Offset·Noise·Mismatch·Calibration/Variation.
• 시간: WL·Sense Enable·Restore·Row Cycle, 기준 전압과 온도/전원 변동.
• 데이터: 패턴·Retention·Disturb·Refresh·반복/Intermittent Read Fail.
• 전기적 vs 물리적 원인: 전기 Test의 Fail 위치·조건을 확보하고 필요한 경우 별도 구조/재료 분석.

외부 DDR 명령 관점에서 **ACT(활성 행 선택)**와 **READ(Column 데이터 요청)**는 역할이 다릅니다. 데이터가 I/O에 나오는 시간과 셀에서 처음 신호가 증폭되는 시간을 하나로 취급하면 안 됩니다.

자주 하는 오해

• WL이 켜지면 셀의 Logic 1이 BL에서 즉시 1V로 관찰된다고 가정하기
• Sense Amplifier가 단지 전류를 검출한다고 여기고 상보 Bit Line의 작은 전압 차 증폭과 Cell Charge 복원을 무시하기
• Restore와 PRECHARGE Command를 같은 용어로 이해하거나, Column READ가 Restore 완전 종료 뒤에만 가능하다고 생각하기
• 작은 신호가 가상 경계보다 크면 모든 온도·제품에서 정상이라고 판단하기
• ΔV 신호만으로 실제 Timing/Failure Mechanism을 확정하기

선수 학습과 다음 공부

DRAM 입문 → MOS C-V → 이 실습 → SRAM Sense → Timing Basics → DDR·HBM

교육용 예상 면접 질문

공개 참고 자료

자료 확인: 2026-10-19. 모든 숫자·CSV·비교선·판정은 교육용 가상 자료이며 실제 DRAM 제조기업의 회로 사양·측정 결과가 아닙니다.

• Micron — Introduction to Memory 교육 프레젠테이션: DRAM Cell Read/Refresh·Sense Amplifier 설명
• All About Circuits — DRAM Commands: ACT·READ·PRECHARGE 명령과 Row/Column 순서의 차이
• Carnegie Mellon University — Understanding Latency Variation in Modern DRAM Chips (2016): Sense 이후 Column 접근과 Cell Restore의 시간적 겹침, ACT 관련 타이밍 개념