MOSFET 전기 특성 실습 — I-V에서 Vth·SS·DIBL·Leakage 계산하기

가상 MOSFET Id-Vg CSV에서 일정 전류 기준 Vth, Subthreshold Swing, DIBL과 Ioff를 추출하고 전기적 증거와 공정 원인 가설을 구분합니다.

심화 · 직접 계산하는 소자 실습 · 업데이트 2026-10-19

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먼저 볼 내용: 같은 MOSFET이라도 Bias가 바뀌면 값이 달라집니다

MOSFET 기초와 I-V 측정은 소자의 동작과 측정 원리, 단채널 효과는 미세화에서 게이트 제어가 어려워지는 이유를 다룹니다. 이번에는 측정된 표처럼 보이는 가상 곡선을 직접 계산하고 관찰 → 수치 추출 → 가설 → 검증을 연습합니다.

학습용 가상 곡선은 단순한 구간별 수식으로 생성했으므로 실제 제품의 I-V 특성·양산 조건을 재현하거나 실제 MOSFET 모델을 정밀 모사하지 않습니다. 전기적 변화가 관찰됐다는 사실과 특정 공정 이상이 원인이라는 결론을 분리해보세요.

실습 파일과 실행 방법

• mosfet-iv.csv 내려받기 — 144행, Reference·Comparison 2집단, Vds 0.05/0.70 V, Vgs 0.00~0.70 V를 0.02 V 간격으로 순차 스윕한 가상 Id(A)
• analyze.py 내려받기 — Python 3 표준 라이브러리만 사용하는 독립 분석 코드

두 파일을 같은 폴더에 두고 python3 analyze.py를 실행합니다. 별도 패키지·로그인·서버 전송이 필요 없습니다. Excel에서도 전압·전류 그래프와 계산을 재현할 수 있습니다.

데이터 범위: 모든 값은 25 °C로 표시한 가상 예시입니다. W/L, 실제 제품 구조, 기생 성분·노이즈·전류 측정 하한·Sweep Hysteresis는 모델링하지 않았습니다. 전류·전압 범위는 실제 장비 운전 조건이나 안전 기준이 아닙니다.

1단계 — 원자료를 그래프로 이해하기

Vgs를 가로축, Id를 세로축으로 설정합니다. 선형 축에서는 상대적으로 큰 ON 전류 변화가 보이고, 로그 축에서는 작은 Subthreshold Current를 읽기 쉽습니다. Id가 0 이하이면 로그 축과 SS 계산에 바로 사용할 수 없으므로 그런 점을 임의의 작은 양수로 바꾸지 마세요.

먼저 group과 vds_v를 기준으로 4개 곡선을 분리하세요. 같은 vgs_v라고 해도 Vds가 다른 점을 섞으면 하나의 Id–Vg 곡선이 아닙니다.

2단계 — Vth를 계산하기

이 실습만의 명시적 Constant-current Definition은 Id = 1×10⁻⁷ A인 Gate Voltage를 Vth로 정의합니다. 실제 제품에서는 W/L 정규화, Id 기준·추출법과 조건이 다를 수 있으므로 수치를 비교하기 전에 정의를 확인해야 합니다.

1. 같은 집단과 Vds에서 Vgs 오름차순으로 Id를 정렬합니다.
2. Id가 기준 전류를 넘는 구간을 찾습니다.
3. 해당 두 점의 **log10(Id)**와 Vgs에 대해 선형 보간하여 Vth를 구합니다.
4. Vds=0.05 V와 0.70 V를 각각 계산합니다.

이 자료의 Vth 추출 조건은 교육용 정의이며, 보편적인 기술 규격·물리적 Vth 정의를 대체하지 않습니다.

3단계 — Subthreshold Swing(SS)을 계산하기

SS는 dVgs / d(log10 Id)이며, 전류가 10배 변하는 데 필요한 Vgs 변화를 mV/decade로 표현합니다.

이 실습에서는 1×10⁻¹⁰ A ≤ Id ≤ 1×10⁻⁸ A인 점만 사용합니다. x=Vgs, y=log10(Id)로 최소제곱 직선의 기울기 m [dec/V]를 계산하면 SS = 1000/m [mV/dec]입니다.

선택한 전류 구간·Vds·온도·점 개수에 따라 SS 비교 결과가 달라질 수 있습니다. 데이터 일부의 직선성을 전체 전류 영역으로 일반화하지 마세요.

4단계 — DIBL과 Ioff 계산하기

이 실습에서 사용하는 두 점 추출형 DIBL은 다음과 같습니다.

DIBL = [Vth(Vds=0.05 V) − Vth(Vds=0.70 V)] / 0.65 V

Vth 차이를 mV로 변환하면 단위는 mV/V입니다. 이는 지정한 일정 전류법과 두 Drain Bias에 따른 관찰 지표이며, 모든 제품의 공통 DIBL 시험 절차를 의미하지 않습니다.

Ioff는 Vgs=0.00 V, Vds=0.05 V에서 추출한 Id 값으로 정의합니다. Vds를 달리해 측정한 Ioff와 섞지 않도록 주의하세요.

해설을 보기 전, 직접 풀어볼 문제

1. Reference와 Comparison의 낮은 Vds Vth 차이는 몇 mV인가요?
2. 두 집단의 SS 차이는 몇 mV/dec인가요? 어떤 전류 구간을 선택했나요?
3. 두 집단의 DIBL은 각각 몇 mV/V인가요?
4. Comparison의 Ioff는 Reference에 비해 어느 정도 커졌나요?
5. 이런 변화만으로 실제 제조 공정의 Oxide 불량 또는 도핑 문제를 확정할 수 없는 이유는 무엇인가요?

5단계 — 전기적 Failure Mode와 물리적 Mechanism을 분리하기

Product Engineering(PE) 및 Electrical FA는 전기적 조건·재현성을 먼저 좁힙니다. SEM/TEM·EDS/EDX 등 Physical FA는 구조·성분 증거를 제공합니다. 전기 결과만으로 특정 물리 구조 결함이 확인되지는 않습니다.

다음 분석 과제: 반례를 설계하세요

• 가설 A(측정 영향): 두 집단의 Test Setup·기준 전류 정규화가 다르다면 동일 조건으로 재시험 시 차이가 줄어들 수 있습니다.
• 가설 B(구조/공정 후보): 동일 측정에서 차이가 유지된다면 소자 길이·재료·계면·도핑 등 다른 측정과 비교해야 합니다.
• 가설 C(시료 혼합): Comparison은 다른 Lot/제품 구조가 섞였을 수 있습니다. 이 CSV에는 Lot/Geometry 정보가 없으므로 배제할 수 없습니다.

각 가설에 대해 예측값·확인할 데이터·반례·결론 유보 이유를 1페이지로 정리하세요. 계산이 정상적으로 끝난 사실은 제품 원인 검증이 완료됐다는 뜻이 아닙니다.

자주 하는 오해

• Vth는 항상 하나의 고정값이라고 생각하기: 실제 추출 결과는 기준 전류, 소자 정규화, Vds·온도 및 측정법에 따라 달라집니다.
• SS와 DIBL을 같은 특성으로 보기: SS는 명시한 아래 문턱 전류 구간의 게이트 전압 변화율이고 DIBL은 드레인 전압이 바뀔 때 추출 문턱전압의 변화입니다.
• 큰 Ioff가 특정 산화막 결함을 증명한다고 생각하기: 누설 경로·접촉·계측·구조 정보를 추가로 검증해야 합니다.
• 가상 네 곡선이 실제 Lot 변동을 대표한다고 가정하기: 온도·형상·반복 측정·독립 표본 정보가 없는 교육용 수치입니다.

선수 학습과 다음 공부

MOSFET → I-V → Electrical Test → 이 실습 → Measurement System Analysis → 제조 데이터 검증 실습

교육용 예상 면접 질문

공개 참고 자료

자료 확인: 2026-10-19. 원리 설명은 공개 측정 기술 자료를 참고했으며 CSV·곡선 생성 규칙·연습 수치·예상 면접 질문은 모두 자체 작성했습니다. 실제 기업의 불량 자료나 제조 Recipe가 아닙니다.

• Keysight — How to Characterize FET IV Curves: 여러 바이어스에서 게이트 전압을 스윕하며 Drain Current를 측정하는 방법.
• Keysight — MOSFET Output IV: 바이어스·스윕·측정 장치의 구분.
• NIST/SEMATECH — Measurement Process Characterization: 반복성·교정·측정 불확도.