Layout·Mask·Design Rule 실습 — DRC에서 Overlay·전기적 불량까지
레이아웃 도형·Mask·DRC/LVS·Overlay·CD를 구분하고 교육용 선폭·간격·Via 패턴을 검사해 제조 결과와 전기적 실패 가설을 연결합니다.
추천 읽기 순서용어사전어디까지 알아야 하나요?관련 직무
3줄 요약
- Layout은 제조할 층별 도형 정보이며 Mask는 그 패턴을 공정에 전달하는 수단입니다.
- DRC는 정의된 도형 규칙 준수 여부를, LVS는 Layout과 회로 연결의 정합성을 비교하며 전기적 동작 합격과는 다릅니다.
- 가상 선폭·간격·Via 겹침을 계산해도 실제 제조 후 CD·Overlay·전기 특성은 별도 측정해야 합니다.
이 페이지 목차
3줄로 시작하기개념을 공정 흐름에 올려 보기교육용 실습: 가상 패턴 5개를 판정해보기설계가 통과했는데 전기적으로 Open이 나타났다면?CD와 Overlay가 왜 다른가요?학생들이 자주 하는 오해선수 학습과 다음 공부교육용 예상 면접 질문공개 참고 자료3줄로 시작하기
레이아웃(Layout)은 칩을 제작할 때 필요한 층별 도형과 연결 구조를 표현한 설계 정보입니다. Mask/Reticle은 노광 공정에 패턴을 전달하는 데 사용되지만, 레이아웃 데이터와 모든 면에서 동일한 물건은 아닙니다. DRC, LVS, 공정 계측, 전기 Test는 서로 다른 단계의 검증입니다.
개념을 공정 흐름에 올려 보기
회로 요구 → Layout/Connectivity → 설계 규칙 검증(DRC/LVS) → Mask 데이터 준비 → 노광·식각·증착 → CD·Overlay 측정 → 전기/기능 평가
이는 교육용 논리 흐름입니다. 실제 제품의 검증·제작 공정 순서, Mask 데이터 보정 및 계측 방식은 기업/제품/공정별로 달라집니다.
| 항목 | 가장 먼저 묻는 질문 | 통과해도 보장하지 못하는 것 |
|---|---|---|
| Layout | 도형과 연결을 어떤 층에 그렸는가? | 모든 공정에서 정확히 재현되는가 |
| Mask/Reticle | 패턴을 어떤 방식으로 전달할 것인가? | 실제 Wafer의 CD·Overlay 합격 |
| DRC | 정해진 도형 폭·간격·포함 규칙 등에 부합하는가? | 회로 연결 및 제조 후 전기 특성 |
| LVS | 추출된 Layout Netlist가 회로도 등 기준과 부합하는가? | 고장 없는 실물 칩 |
| CD/Overlay | 실제 제작된 폭/상대 위치가 어떤가? | 해당 Net의 저항·동작 합격 |
| Wafer EDS/전기 평가 | 정한 조건에서 제품·소자가 어떻게 동작하는가? | 고장의 물리적 원인 확정 |
일반적으로 DRC/LVS는 공식 설계 도구와 해당 공정의 검증된 규칙·모델을 사용합니다. 아래 숫자는 실제 PDK가 아니라 임의 교육용 가상 규칙이므로 제조 지침이나 설계 허용치로 사용하지 않습니다.
교육용 실습: 가상 패턴 5개를 판정해보기
규칙은 단순화해 선폭 ≥ 40 nm, 선 간격 ≥ 30 nm, Via의 한쪽 끝 포함(Enclosure) ≥ 10 nm로 가정합니다. 실제 공정 규칙과 무관한 예제이며 레이어·인접 패턴·밀도·패턴 종류·다중 패터닝 등 복잡한 예외를 모델링하지 않습니다.
| 가상 Pattern | 측정 대상 | 교육용 숫자 | 판정 전 스스로 답하기 |
|---|---|---|---|
| A | 금속 선폭 | 42 nm | 통과? |
| B | 금속 선폭 | 37 nm | 통과? |
| C | 동일 층 선 간격 | 28 nm | 통과? |
| D | Via의 한쪽 끝 포함 | 12 nm | 통과? |
| E | Via의 한쪽 끝 포함 | 8 nm | 통과? |
가상 DRC 판정 해설 열기
A 통과(42 ≥ 40), B 실패(37 ＜ 40), C 실패(28 ＜ 30), D 통과(12 ≥ 10), E 실패(8 ＜ 10)입니다. 이 표는 단일 조건 검사일 뿐 실제 DRC/LVS 엔진을 대체하지 않습니다. 폭·간격의 기준 방향과 Edge·Corner·계층/레이어 구성이 실제로는 더 필요합니다.
설계가 통과했는데 전기적으로 Open이 나타났다면?
- 관찰: DRC와 LVS에서 보고된 오류가 없었으나, 실제 제품의 특정 Net에서 저항 증가나 간헐적인 Open 현상이 발견됐습니다.
- 첫 비교: Test Program/Revision, Probe·Socket, 온도·바이어스, 해당 Net의 정상/이상군을 확인합니다.
- 계측 연결: 같은 위치의 Layout 목표 도형, 공정 후 CD·Overlay·Contact 형상·잔류물 정보를 대조합니다.
- 가능한 가설: 제품 물리 구조 구현 차이, 측정/접촉 영향, 공정 이력, 설계·모델·버전 불일치 등입니다.
- 반례 설계: 특정 Via를 원인으로 생각한다면 전기적 실패 위치와 구조적 결함 위치가 일치하는지 검증합니다.
도면에서 Via가 금속에 충분히 겹쳐 보이더라도 실제 Contact Open이 불가능하다는 증거는 아닙니다. 마찬가지로 Overlay Map과 불량 Map이 비슷하다는 관찰만으로 인과를 확정할 수 없습니다.
CD와 Overlay가 왜 다른가요?
- CD: 특정 구조의 치수 또는 패턴 크기 측정
- Overlay: 서로 다른 패턴 층 사이의 상대 위치 측정
- Enclosure: 한 도형이 다른 도형을 포함하는 기하학적 관계를 정의하는 개념
- Electrical Open/Short: 실제 전기적 연결 또는 원치 않는 도전 경로의 상태
측정 목표가 다르므로 하나의 양호한 지표만으로 나머지 모두를 보장하지 않습니다. Lithography Process Window, Overlay, BEOL과 연결해 보세요.
학생들이 자주 하는 오해
- Mask와 Layout을 단순히 같은 파일이라고 이해하기
- DRC Pass = 완성 제품 제조·전기 동작 100% 보장이라고 생각하기
- LVS 통과를 실제 Wafer의 저항 측정으로 생각하기
- 선폭이 목표치에 가까우면 Via 연결과 위치도 자동으로 정상이라고 판단하기
- 가상 교육용 규칙값을 회사의 PDK나 설계 사양으로 해석하기
선수 학습과 다음 공부
Process Integration → 이 실습 → Lithography Process Window → Overlay → BEOL → Contact Resistance Case
교육용 예상 면접 질문
DRC와 LVS는 무엇이 다르고 공정 결과 확인이 왜 추가로 필요할까요?
DRC는 기하 규칙 검증이고 LVS는 전기적 연결의 설계 정합성 검증입니다. 실제 공정 패턴과 전기 특성은 공정 변동·재료·계면·측정 조건의 영향을 받으므로 별도 확인해야 합니다. 꼬리질문: 어떤 단계에서 CD/Overlay 정보를 연결할까요?
Via Open이 특정 위치에 집중된다면 어떻게 조사하나요?
전기적 실패 위치와 Layout/Mask/공정 계측 좌표·조건·제품 버전을 대조하고, CD·Overlay·Etch·Contact 저항·잔류물의 가설과 반례를 확인합니다. 꼬리질문: Overlay 평균이 정상이어도 국소적인 문제는 있을 수 있을까요?
공개 참고 자료
개념 확인: 2026-10-19. 위 규칙값·패턴·불량은 자체 제작한 교육용 가상 예시이며 실제 제조 공정의 PDK·고객 데이터가 아닙니다.
- Synopsys — IC Validator Physical Verification: DRC·LVS의 구분과 Physical Verification.
- Synopsys — IP Integration and Tapeout Guidelines: DRC/LVS·Layout 검사와 설계 데이터 검증.
어디까지 알아야 하나요?
아래는 Layout·Mask·Design Rule 실습 — DRC에서 Overlay·전기적 불량까지의 학습 목표입니다. 직무별 모듈에서 필요한 수준을 함께 확인하세요. 회사의 공식 평가 기준이나 합격 기준은 아닙니다.
설명할 수 있어야 합니다
검증 단계
설명할 수 있어야 합니다
기준 비교
생각해볼 수 있어야 합니다
Margin 해석
더 깊게 연결해보세요
물리 증거
이 기술을 이해했나요?
공통 기초 · DRC·LVS·공정 계측·전기 Test는 같은 합격 판정인가요?
아닙니다. DRC는 도형의 규칙, LVS는 회로 연결 정합성, CD·Overlay는 구현된 구조의 계측, 전기 Test는 실제 소자/제품의 전기·기능 특성을 평가합니다.
직무 핵심 · 최소 간격이 30 nm인 가상 규칙에서 측정 28 nm의 Layout은 통과하나요?
주어진 교육용 기하 규칙을 그대로 적용하면 28 nm는 30 nm보다 작아 불합격입니다. 이 숫자는 실제 PDK 규칙이 아닙니다.
실무 연결 · Via 겹침 Margin이 도면상 충분하면 실제 Contact Open이 불가능한가요?
아닙니다. 공정 후 CD·Overlay·Etch·잔류물·접촉저항·계측 신뢰성 등의 영향이 남습니다.
심화 · LVS가 통과했는데 제품 Test에서 Open이면 설계가 아닌 공정 문제로 확정해도 되나요?
그럴 수 없습니다. LVS가 다루는 추출/모델과 Test 대상·버전, 물리적 접촉 및 검사 문제 등을 구분해 확인해야 합니다.
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