NAND 주요 공정 변화: 평면에서 높이 쌓기로

3D NAND·전하 저장막·채널 홀·다중 스택·주변회로 변화의 이유.

기초 · 업데이트 2026-10-04

3줄 요약

NAND는 평면 미세화의 부담을 줄이기 위해 셀을 수직으로 쌓는 방향으로 발전했습니다.
층수가 늘면 깊은 채널 홀 식각, 균일한 막 형성, 스택 연결과 응력 제어가 중요해집니다.
셀 적층 단수·스택 수·셀당 비트 수·패키지 다이 수는 다른 지표입니다.

이 페이지 목차

먼저 기억할 한 문장 주요 변경점을 한눈에 1. 평면에서 3D로: 집 대신 건물 2. Floating Gate와 Charge Trap 3. 채널 홀: 높고 좁은 구멍을 끝까지 4. 스택을 나눠 만들면 무엇이 달라질까?5. 주변회로를 어디에 둘까?6. QLC는 층을 하나 더 쌓는 뜻일까?DRAM과 공정의 관심사를 비교하면

먼저 기억할 한 문장

NAND는 전하로 문턱전압을 바꾸어 데이터를 저장하고, 더 많은 셀을 담기 위해 위로 쌓는 방향으로 발전했습니다. 저장 원리는 NAND 기초부터 읽어보세요.

아래는 대표적인 기술 흐름입니다. 각 회사가 모든 기술을 같은 순서로 도입한 것은 아니며, 발표 사례는 현재 최신 제품을 뜻하지 않습니다.

주요 변경점을 한눈에

변화	이전 방식의 한계	달라진 공정·구조	새롭게 어려워지는 것
평면 → 3D 적층	평면 셀 축소로 간섭과 집적도 확보 부담	여러 층의 셀과 수직 채널 형성	반복 적층, 깊은 식각, 응력
전하 저장 구조 발전	작은 저장 영역의 간섭·전하 보존 부담	대표적으로 전하 트랩(CTF) 활용	저장막·터널막·계면 품질
단수 증가	같은 면적에서 더 큰 용량 필요	더 많은 층과 채널 홀 형성	상부·중간·하부 형상 차이
다중 스택	한 번에 너무 깊은 구조 가공이 어려움	나누어 만들고 수직으로 연결	정렬, 접합 부위, 전기적 연속성
주변회로 위치 개선	셀 옆의 주변회로가 면적 차지	셀 아래 배치 등 제품별 구조 발전	공정 간 열·재료·연결 제약
TLC → QLC 등	셀당 저장 정보 확대 요구	더 많은 문턱전압 상태 구분	분포 폭, 읽기·쓰기 제어, 오류 관리

1. 평면에서 3D로: 집 대신 건물

평면 NAND는 셀을 주로 평면에 배치합니다. 3D NAND는 여러 층에 셀을 배치해 같은 땅에 더 많은 방을 만든다고 비유할 수 있습니다. 실제로는 몰드 구조를 쌓고 수직 채널을 형성해 여러 층의 게이트와 셀이 이어지도록 만듭니다.

높이만 늘리면 되는 것은 아닙니다. 층간 두께, 웨이퍼 휨, 식각 형상, 재료 품질, 전기적 균일성까지 함께 관리해야 합니다.

2. Floating Gate와 Charge Trap

**플로팅 게이트(Floating Gate)**는 절연된 도체에, **전하 트랩(Charge Trap)**은 절연체의 전하를 붙잡는 자리 등에 전하를 저장합니다. 대표적인 3D NAND는 전하 트랩 구조를 활용하지만 ‘모든 3D NAND는 항상 같은 저장막 구조’라고 일반화하면 안 됩니다.

저장된 전하가 트랜지스터의 문턱전압을 바꾸고, 읽기 회로가 그 차이를 구분합니다. 터널 절연막은 쓰기·지우기 때 전하 이동과, 보관 때 누설 억제를 함께 고려해야 합니다.

3. 채널 홀: 높고 좁은 구멍을 끝까지

채널 홀은 여러 층을 관통해 수직 채널을 형성하는 데 쓰이는 구멍입니다. 깊이를 폭으로 나눈 값인 종횡비가 높아질수록 바닥까지 반응 입자가 도달하고 부산물이 빠져나오기 어려워집니다.

엔지니어는 위·중간·아래의 폭, 구멍의 기울어짐, 가운데가 부푸는 형상, 마스크 소모, 바닥 관통, 잔류물 등을 함께 확인합니다. 다음 증착에서도 깊은 구조 안쪽까지 필요한 막이 형성되어야 합니다.

삼성전자는 2024년 9세대 V-NAND 양산 발표에서 더블 스택과 채널 홀 식각 개선을 설명했습니다. 몰드 두께와 셀 간섭·수명 개선도 공개했습니다. 이는 특정 발표 제품의 사례입니다.

4. 스택을 나눠 만들면 무엇이 달라질까?

너무 깊은 구조를 한 번에 가공하기보다 여러 구간으로 나누어 만들고 연결하는 방법이 있습니다. 각 구간을 만드는 부담을 줄일 수 있지만 연결 부위의 정렬과 채널 연속성이 새로운 과제가 됩니다.

SK하이닉스는 2024년 321단 TLC NAND 양산 발표에서 세 번의 플러그 공정 후 연결하는 ‘Three Plugs’, 저응력 재료, 플러그 간 정렬 보정 기술을 공개했습니다. 회사별 스택·플러그 명칭을 같은 제조법으로 단정하지 마세요.

5. 주변회로를 어디에 둘까?

주변회로는 셀을 읽고 쓰는 제어·감지 회로입니다. 셀 옆에만 두기보다 아래로 배치하면 평면 면적을 활용할 수 있습니다. SK하이닉스의 **PUC(Peri Under Cell)**가 대표적인 사례입니다. ‘4D NAND’는 이런 구조 특징을 표현하는 회사 명칭이며 물리적으로 4차원이라는 뜻은 아닙니다.

별도로 만든 셀 웨이퍼와 회로 웨이퍼를 접합하는 방식도 있습니다. 이를 모든 셀 아래 주변회로 구조와 동일한 공정으로 취급하면 안 됩니다. 구조가 비슷해 보여도 제조 순서와 열 예산은 달라질 수 있습니다.

6. QLC는 층을 하나 더 쌓는 뜻일까?

아닙니다. TLC는 셀당 3비트, QLC는 4비트입니다. 각각 8개와 16개의 문턱전압 상태를 구분합니다. 같은 셀에서 더 많은 상태를 구분하므로 분포가 겹치지 않도록 소자 특성과 제어를 관리해야 합니다. 층수 증가와 별개의 용량 확대 방법입니다.

지표	뜻
셀 적층 단수	칩 내부 수직 셀 구조의 층수
스택·덱 수	나누어 형성하고 연결하는 구조 구간 수
TLC·QLC	셀 한 개가 저장하는 비트 수
패키지 다이 수	완성된 칩을 패키지 안에 쌓은 개수

DRAM과 공정의 관심사를 비교하면

DRAM은 작은 셀에서 용량·누설·읽기 신호를, NAND는 높게 쌓은 구조에서 깊은 식각·막 균일성·저장 전하와 문턱전압 분포를 중요하게 봅니다. 두 제품 모두 포토·식각·증착·세정 등을 쓰지만 같은 공정 이름이라도 해결하는 문제가 다릅니다.

단수가 높아지면 식각이 왜 중요해질까요?

높고 좁은 채널 홀을 끝까지 의도한 모양으로 만들어야 하고 이후 막과 채널도 정상적으로 형성되어야 합니다. 속도뿐 아니라 깊이별 형상, 균일도, 선택비, 잔류물과 손상을 함께 관리합니다. 자체 작성한 학습 질문입니다.

공개 기술 사례와 발표 시점

발표 당시 제품의 기술 사례입니다. 층수·구조 명칭을 회사 간 동일한 기준으로 단정하지 않습니다.